光罩極限

時間軸

• CoWoS

  • 受限於 reticle size，成為超大晶片擴張的瓶頸之一。

- 延伸解法：CoPoS、EMIB、玻璃基板 等路線，都可視為試圖繞開或延後這個尺寸限制的方案。

定義

• 光罩極限：指半導體微影曝光設備在單次曝光過程中，能夠印製在晶圓上的最大有效面積。
• 物理天花板：為單一裸晶設計的實體邊界，一旦晶片設計面積超越此極限，便無法透過單一曝光步驟完成製造。

為何重要

• 尺寸天花板：當 AI 晶片、Chiplet 模組與 HBM 堆疊越做越大，就容易逼近單次曝光的上限。
• 封裝演進：當既有架構接近 reticle 限制時，產業就會尋找更大面積的載具與新封裝方法。

核心規格與數據

• 實體光罩規格：目前半導體業界通用的實體光罩基板物理尺寸為 6 x 6 英吋 (約 150 x 150 毫米)。
• 傳統曝光極限：在 193 奈米浸潤式與標準 0.33 NA EUV 設備下，經 4 倍光學微縮後，晶圓上的單次最大曝光面積為 26 x 33 毫米 (即 858 平方毫米)。
• 高數值孔徑衝擊：進入 0.55 NA High-NA EUV 時代後，因設備採用變形透鏡 (單向微縮倍率增為 8 倍)，導致最大曝光面積直接減半為 26 x 16.5 毫米 (即 429 平方毫米)。

突破極限之技術路徑

• 小晶片設計：將龐大且複雜的單一系統晶片拆分為多顆獨立運作的小型晶片，從源頭避開單一裸片過大而觸碰光罩極限的問題。
• 電路拼接工藝：透過極高精度的對齊技術，將兩個以上的曝光區域圖形在晶圓上無縫接合，藉此拼湊出超大型 AI 運算晶片。
• 先進封裝擴張：利用 CoWoS 等異質整合封裝技術，在大型中介層上連結多顆邏輯晶片與高頻寬記憶體，達到超越單一光罩極限的整體運算力。

產業演進趨勢

• 封裝尺寸躍升：為應對 AI 算力龐大需求，先進封裝的乘載面積正急遽放大，例如台積電預計於 2027 年量產高達 9 倍光罩極限面積 (約 7722 平方毫米) 的 CoWoS 封裝。
• 規格重構辯論：業界正評估將實體光罩升級至 6 x 11 英吋的大型規格，以根本解決 High-NA EUV 面積減半的困境，但此舉將迫使全球光罩廠全面汰換檢測與製程設備，導入成本極其高昂。